劍橋大學打造仿腦晶片：有望將 AI 能耗削減 70%

人工智慧的能源問題早已不是遠方的隱憂，而是眼前的工程危機。全球 AI 資料中心在 2026 年的電力消耗預計將超過日本整個國家。訓練一個頂尖語言模型可能產生數百噸二氧化碳當量。隨著 AI 工作負載的規模不斷擴張，能源限制正越來越深刻地左右著什麼在運算上是可行的。

在這個背景下，劍橋大學 Babak Bakhit 博士領導的研究團隊發表了一項可能指向 AI 硬體全新方向的突破性研究。他們的論文《具有非對稱延伸 p-n 異質介面的 HfO₂ 基憶阻突觸，用於高能效類神經形態硬體》（HfO2-based memristive synapses with asymmetrically extended p-n heterointerfaces for highly energy-efficient neuromorphic hardware），於 2026 年 4 月 22 日發表於《科學進展》（Science Advances）。論文描述了一種新型奈米電子裝置，能夠模擬生物神經元同步處理與儲存資訊的方式——其功耗僅是傳統 AI 晶片的極小分之一。

記憶體與處理器分離的根本問題

從輝達的 H200 到 Google 的 Ironwood TPU，每一顆現代 AI 晶片都建立在一個源自 1940 年代的架構假設上：記憶體與運算是兩個分離的功能。資料存放於記憶體；運算發生在處理單元。要執行一次計算，資料必須透過匯流排在記憶體與處理器之間往返——每一次往返都消耗能量。

相比之下，人類大腦擁有約 860 億個神經元，每一個神經元在其突觸連結處同時儲存並處理資訊。沒有資料匯流排，沒有往返傳輸，運算就在資訊所在的地方就地發生。最終結果是一個以約 20 瓦——相當於一顆昏暗燈泡的功率——運行相當於大規模平行 AI 模型的系統。

類神經形態（neuromorphic）運算試圖在矽材料中複製這一原理。核心元件是憶阻器（memristor）——一種具有記憶功能的電阻，其阻值可被調整以代表不同數值，並在斷電後保持狀態。基於憶阻器的神經網路可直接在裝置內部執行運算，無需在獨立的記憶體模組與運算單元之間傳輸資料。

長久以來的挑戰，始終是如何打造出可靠、可製造且在規模化下保持高能效的憶阻器。

劍橋的突破

劍橋團隊的突破核心，在於一種改良版的氧化鉿（HfO₂）——這是一種已廣泛應用於半導體製造的材料，賦予它一個實際優勢：不需要仰賴全新的製造生態系，有別於那些需要異材料的研究。

透過在氧化鉿中引入鍶和鈦摻雜劑，並採用兩步沉積技術，Bakhit 博士團隊在材料層界面處創造出微小的電子閘——即 p-n 接面（p-n junctions）。這些接面讓裝置能夠透過調整界面處能量障壁的高度，平滑地改變其電阻，而非依賴大多數現有憶阻器所採用的導電細絲（conductive filaments）生成機制。

導電細絲方式長期困擾著前幾代憶阻器：細絲的形成與斷裂帶有隨機性，難以實現精確、可重複的阻態，這正是可靠類比運算所必需的特性。劍橋的裝置透過介面控制機制完全繞開了這一問題。

結果令人矚目。新型憶阻器的切換電流比傳統同類氧化物裝置低約一百萬倍，同時可達到數百個不同的穩定電導水準——這對類比記憶體內運算至關重要，因為每個裝置必須能代表連續的數值範圍，而非僅有二元的開/關狀態。研究人員估計，整合至完整 AI 硬體系統後，這種方法可將總能耗降低多達 70%。

像神經元一樣學習

除了能效優勢，劍橋裝置還展示了一個使它有別於數位矽晶片的特性：它能夠學習。

研究團隊展示了他們的憶阻器具備「脈衝時序依賴可塑性」（spike-timing dependent plasticity，STDP）——這是一種生物學習機制，突觸連結的強度根據兩個神經元放電的相對時序進行調整。若神經元 A 在 B 之前放電，連結增強；若 A 在 B 之後放電，連結減弱。這種時序依賴規則被廣泛認為是生物神經網路如何編碼和強化記憶的基礎機制。

在硬體中實現 STDP，意味著裝置本身可以根據輸入模式更新其連結權重，無需計算梯度、執行反向傳播或從獨立的運算單元傳輸權重更新。從原理上說，這使晶片上的學習成為可能——持續自適應、本質上低功耗——這一能力可能徹底改變邊緣 AI（edge AI）的部署方式，讓裝置能在不將資料傳送至雲端的情況下適應本地環境。

製造挑戰

從實驗室演示到商業部署的道路，有一個重大障礙橫亙其間：溫度。劍橋團隊開發的兩步沉積製程需要約 700°C 的高溫——遠高於標準 CMOS（互補金屬氧化物半導體）製造線通常能承受的範圍。大多數後端半導體製程在 400°C 以下完成，以避免損壞晶圓上已製造完成的精密電晶體。

這種熱相容性問題並不意味著技術無法製造，但確實意味著將這些憶阻器與傳統 CMOS 電路整合，需要能夠降低沉積溫度的製程創新，或先製作憶阻器層再添加 CMOS 層的製造方式。這兩條路在業界都有先例，但都並非易事。

劍橋團隊在論文中坦承了這一挑戰，並將其列為未來研究的主要工程前沿。考慮到半導體業在面對商業吸引力強大的材料時推進製程工程的速度——氧化鉿本身整合至高介電閘極介質花費了業界十年的集中努力——這個製造障礙雖然真實存在，但並不一定是永久性的。

大局：AI 的能效命題

劍橋的成果，恰好在 AI 硬體業界同時面臨多方向能效壓力的時刻亮相。超大規模雲端業者正觸及資料中心的功率密度上限。晶片設計師正接近標準 CMOS 上密度擴展的終點。多個司法管轄區的監管機構也開始對 AI 基礎架構施加能源報告與效率要求。

對 GPU 架構或記憶體頻寬進行漸進式改善，可以在邊際上帶來有意義的效率提升。但劍橋的方法——以及更廣泛的類神經形態運算——代表著一種潛在的非連續式躍升，因為它針對的是低效率的根本架構假設，而非在既有假設框架內進行優化。

類神經形態方法能否擴展至頂尖 AI 模型的完整複雜度，仍是一個開放的研究問題。當前的大型語言模型擁有數千億參數，需要精確的浮點運算，這難以直接映射到類比記憶體內運算。但對於推論、邊緣 AI 和專門化處理管線而言，劍橋的裝置指向一條通向顯著更高效硬體的近期路徑——而這正是半導體業界開始認真看待的方向。